A formally verified circuit transformation to tolerate SEMTs - Inria - Institut national de recherche en sciences et technologies du numérique Access content directly
Reports (Research Report) Year : 2023

A formally verified circuit transformation to tolerate SEMTs

Abstract

Digital circuits are subject to transient faults caused by high-energy particles. A particle hit may produce a voltage pulse that propagates through the circuit and upsets its logical state and output. Most fault-tolerance techniques consider this kind of single event transients (SETs). However, as technology scales down, a single particle becomes likely to induce transients faults in several adjacent components. These single-event multiple transients (SEMTs) are becoming a major issue for modern digital circuits. In this paper, we follow a formal approach to study fault-tolerance w.r.t. SEMTs. We first show how to formalize SEMTs provided that the layout of the circuit is known. We show that the standard triple modular redundancy (TMR) technique can be modified so that, along with some placement constraints, it completely masks SEMTs. In order to prove such a fault-tolerance property for all circuits with unknown layouts, we define a fault-model representing all possible SEMTsfor all TMR circuits. Circuits are expressed in LDDL, our gate-level hardware description language. The modified TMR technique is described as a circuit transformation in LDDL, and the fault models for SEMTs are specified as particular semantics of LDDL. We show that for any circuit its transformed version masks all faults of the considered SEMT fault model. All this development is formalized in the Coq proof assistant where fault-tolerance properties are expressed and formally proved.
Les circuits numériques sont sujets à des fautes transitoires causées par des particules à haute énergie. L'impact d'une particule peut produire une impulsion de tension qui, se propageant dans le circuit, corrompt sa mémoire et sa sortie. La plupart des techniques de tolérance aux fautes prennent en compte ce type de fautes (Sets). Cependant, à mesure de la miniaturisation des semi-conducteurs, une seule particule est susceptible d'impacter plusieurs éléments adjacents. Ces fautes multiples (Semt) deviennent un problème majeur pour les circuits modernes. Dans cet article, nous suivons une approche formelle pour étudier la tolérance aux fautes de type Semt. Nous montrons comment formaliser les Semt en supposant connu l'agencement du circuit. Nous montrons ensuite que la technique standard de triple redondance modulaire (Tmr) peut être modifiée pour, avec quelques contraintes de placement, qu'elle tolère les Semt. Afin de prouver cette propriété de tolérance aux fautes pour tout circuit (dont l'agencement précis est inconnu), nous définissons un modèle de fautes incluant tous les Semt possibles pour tous les circuits Tmr. Les circuits sont exprimés dans notre langage de description de matériel lddl. La technique Tmr modifiée est décrite comme une transformation de circuit dans lddl et les modèles de fautes pour Semt sont spécifiés en tant que sémantique dédiée de lddl. Nous montrons que pour tout circuit, sa version transformée tolère le modèle de fautes Semt considéré. Tous ces développements sont formalisés dans l'assistant de preuve Coq. Les propriétés de tolérance aux fautes y sont exprimées et prouvées formellement.
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  • HAL Id : hal-04236869 , version 1

Cite

Vincent Bonczak, Pascal Fradet. A formally verified circuit transformation to tolerate SEMTs. RR-9523, Inria Grenoble - Rhône-Alpes. 2023, pp.1-25. ⟨hal-04236869⟩
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