Translation Validation for Synchronous Data-flow Specification in the SIGNAL Compiler - Inria - Institut national de recherche en sciences et technologies du numérique
Pré-Publication, Document De Travail Année : 2014

Translation Validation for Synchronous Data-flow Specification in the SIGNAL Compiler

Résumé

We present a method to construct a validator based on trans-lation validation approach to prove the value-equivalence of variables in the Signal compiler. The computation of output signals in a Signal program and their counterparts in the generated C code is represented by a Synchronous Data-flow Value-Graph (Sdvg). The validator proves that every output signal and its counterpart variable have the same val-ues by transforming the Sdvg graph.

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https://inria.hal.science/hal-01087801

Soumis le : mercredi 26 novembre 2014-16:29:30

Dernière modification le : mardi 3 décembre 2024-15:44:02

Archivage à long terme le : vendredi 27 février 2015-12:40:45

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Dates et versions

hal-01087801 , version 1 (26-11-2014)

Identifiants

  • HAL Id : hal-01087801 , version 1

Citer

van Chan Ngo, Jean-Pierre Talpin, Thierry Gautier. Translation Validation for Synchronous Data-flow Specification in the SIGNAL Compiler. 2014. ⟨hal-01087801⟩

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