Analyse formelle du protocole ACE : cohérence de caches des systèmes sur puce - Inria - Institut national de recherche en sciences et technologies du numérique Access content directly
Conference Papers Year : 2013

Analyse formelle du protocole ACE : cohérence de caches des systèmes sur puce

Abstract

Les architectures des systèmes sur puce (System-on-Chip, SoC) d'aujourd'hui intègrent de nombreux composants différents tels que les processeurs, les accélérateurs, les mémoires et les blocs d'entrée/sortie, certains pouvant contenir des caches. Etant donné que l'effort de validation basée sur la simulation, actuellement utilisée dans l'industrie, croît de façon exponentielle avec la complexité des SoCs, nous nous intéressons à des techniques de vérification formelle. Nous utilisons la boîte à outils CADP pour développer et valider un modèle formel d'un SoC générique conforme à la spécification ACE, récemment proposée par ARM dans le but de mettre en \oe uvre la cohérence de cache au niveau système.
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Dates and versions

hal-00876665 , version 1 (25-10-2013)

Identifiers

  • HAL Id : hal-00876665 , version 1

Cite

Abderahman Kriouile, Wendelin Serwe. Analyse formelle du protocole ACE : cohérence de caches des systèmes sur puce. École d'été Temps-Réel 2013, Aug 2013, Toulouse, France. pp.130-133. ⟨hal-00876665⟩
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