Mapping hard real-time Tasks on Network-on-Chip manycore architectures - Inria - Institut national de recherche en sciences et technologies du numérique Access content directly
Theses Year : 2021

Mapping hard real-time Tasks on Network-on-Chip manycore architectures

Placement des tâches temps-réel dur sur des architectures multi-coeurs en réseau sur puce

Abstract

The increasing complexity of modern Cyber-Physical Systems (CPS) requires the usage of powerful embedded computing systems to satisfy their timing constraints. Typically, the system monitors a physical environment using sensors, process and react to the environment state. This sense-compute-react pattern must be completed within a predefined time window imposed by the speed of environment evolution. Such constraints are known as real-time constraints. The correctness of the system design relies on its ability to provide guarantees on timing constraints. A violation of timing constraints might be a serious source of its damage.Classical multi-core platforms design has limited settings in terms of the number of computing resources, which make them deprecated for current and near-future CPS applications. This limitation is straightforward for the interconnection paradigms based on a single shared bus, with exclusive access. Networks-on-Chip (also called on-Chip Networks) have been proposed to solve the bus bottleneck problem and to provide a more scalable architecture. NoCs can host hundreds of cores on a single chip connected through a network. Data is moved from one core to another, or to the main memory, by means of network interfaces represented largely by simple routers. However, those enhanced features increase the complexity, since we have to deal with routing, switching protocols, congestion handling, and classical network problem even when accessing data in the main memory.Supporting real-time constraints on NoC based architectures, require particular attention. The system must be predictable, i.e. it must be able to estimate tight and safe bounds for inter-task communications as well as compute task response time.The goal of the thesis is to provide support for hard real-time applications on Networks-on-chip. We consider real-time constraints and define NoC parameters and configurations. We proposed task and communication mapping such that all deadlines are respected. In this thesis, we deal with hard-real systems: deadline misses are not tolerable, and the results produced after the deadline are no longer useful. We propose novel techniques and schedulability analysis for a set of real-time tasks represents by DAG (directed acyclic graph) on NoC resources. Further, we tackle include memory-to-chip transfers by extending DAG model to AER(Acquisition, Execute, Write-back) task model.
La complexité croissante des systèmes cyber-physiques (CPS) modernes nécessite l'utilisation de systèmes informatiques embarqués très performants pour satisfaire leurs contraintes temporelles. En règle générale, le système surveille un environnement physique à l'aide de capteurs, traite et réagit à l'état de l'environnement. Ce schéma acquisition-calcul-réaction doit être réalisé dans une fenêtre temporelle prédéfinie imposée par la vitesse d'évolution de l'environnement. De telles contraintes sont appelées contraintes en temps réel. La justesse de la conception du système repose sur sa capacité à fournir des garanties sur les contraintes temporelles. Une violation des contraintes de temps peut être une source sérieuse de ses dommages.La conception classique des plates-formes multicoeurs a des paramètres limités en termes de nombre de ressources informatiques, ce qui les rend obsolètes pour les applications CPS actuelles et futures. Cette limitation est simple pour les architectures d'interconnexion basés sur un seul bus partagé, à accès exclusif. Les réseaux sur puce NoC (Network-on-Chip en anglais) ont été proposés pour résoudre le problème des goulots d'étranglement du bus et pour fournir une architecture plus évolutive. Les NoC peuvent héberger des centaines de coeurs sur une seule puce connectée via un réseau. Les données sont déplacées d'un coeur à un autre, ou vers la mémoire principale, au moyen d'interfaces réseau représentées en grande partie par de simples routeurs. Cependant, ces fonctionnalités améliorées augmentent la complexité, car nous devons faire face au routage, aux protocoles de commutation, à la gestion de la congestion et au problème de réseau classique même lors de l'accès aux données dans la mémoire principale.La prise en charge des contraintes temps réel sur les architectures basées sur NoC nécessite une attention particulière. Le système doit être prévisible, c'est-à-dire qu'il doit être capable d'estimer des limites strictes et sûres pour les communications inter-tâches ainsi que de calculer le temps de réponse des tâches.L'objectif de la thèse est de fournir un support pour les applications temps réel dur sur les réseaux sur puce. Nous considérons les contraintes en temps réel et définissons les paramètres et configurations NoC. Nous avons proposé un placement des tâches et des communications afin que tous les délais soient respectés. Dans cette thèse, nous traitons des systèmes temps réel dur : les dépassements de délais ne sont pas tolérables, et les résultats produits après les délais ne sont plus utiles. Nous proposons de nouvelles techniques et une analyse d'ordonnancement pour un ensemble de tâches temps réel représentées par DAG (graphe acyclique dirigé) sur des ressources NoC. De plus, nous abordons les transferts mémoire-à-puce en étendant le modèle DAG au modèle de tâche AER (Acquisition, Execution, Restitution).
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Dates and versions

tel-03545561 , version 1 (06-01-2022)
tel-03545561 , version 2 (16-01-2022)
tel-03545561 , version 3 (27-01-2022)

Identifiers

  • HAL Id : tel-03545561 , version 3

Cite

Chawki Benchehida. Mapping hard real-time Tasks on Network-on-Chip manycore architectures. Programming Languages [cs.PL]. Université de Lille; Université Oran 1 (Algérie), 2021. English. ⟨NNT : 2021LILUB016⟩. ⟨tel-03545561v3⟩
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