Empiler une couche multiprocesseur (MPSoC) et une couche de FPGA pour former un système sur puce recon gurable en trois dimensions (3DRSoC) est une solution promet- teuse donnant un niveau de exibilité élevé en adaptant l'architecture aux applications visées. Pour une application exécutée sur ce type de système, l'un des principaux dé s vient de la gestion à haut niveau de l'exécution des tâches. Cette gestion est générale- ment e ectuée par le service d'ordonnancement du système d'exploitation et elle doit être en mesure de déterminer, lors de l'exécution de l'application, quelle tâche est exécutée logiciellement et/ou matériellement, à quel moment (dimension temporelle) et sur quelles ressources d'exécution (dimension spatiale, c-a-d sur quel processeur ou quelle région du FPGA) pour atteindre la haute performance du système. Dans cette thèse, nous proposons des stratégies d'ordonnancement spatio-temporel pour les architectures 3DRSoCs. La première stratégie analyse l'intérêt de placer une tâche matérielle et une tâche logicielle en face-à-face a n que le coût de la communication entre ces tâches soit minimisé. La deuxième stratégie vise à minimiser le temps d'exécution global de l'application. Cette stratégie exploite la présence de processeurs de la couche MPSoC a n d'anticiper, au l de l'eau, l'exécution d'une tâche logicielle quand sa version matérielle ne peut pas être allouée sur le FPGA. Finalement, un outil de simulation graphique a été développé pour véri er le bon fonctionnement des stratégies développées et aussi nous permettre de produire des résultats.