Synthèse d'architecture sur FPGA sous contrainte de précision des calculs - Inria - Institut national de recherche en sciences et technologies du numérique Access content directly
Conference Papers Year : 2005

Synthèse d'architecture sur FPGA sous contrainte de précision des calculs

Abstract

Les FPGAs sont de plus en plus considérés comme une solution incontournable pour les applications de traitement du signal. Dans le même temps, les contraintes telles que le coût, la consommation et le temps de mise sur le marché des applications de traitement du signal exigent la mise en oeuvre de méthodologies d'implantation automatique d'algorithmes spécifiés en virgule flottante au sein de FPGAs utilisant l'arithmétique virgule fixe. Dans cet article, une nouvelle méthodologie de synthèse d'architecture sous contrainte de précision est présentée. Cette approche s'appuie sur une bibliothèque d'opérateurs arithmétiques virgule fixe caractérisant le coût des opérateurs en fonction de leur largeur. Pour obtenir une implantation efficace, le processus d'optimisation est couplé avec la synthèse d'architecture. De plus, l'évaluation de la précision est réalisée par une approche analytique permettant ainsi d'obtenir des temps d'optimisation raisonnables.
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Dates and versions

inria-00000853 , version 1 (25-11-2005)

Identifiers

  • HAL Id : inria-00000853 , version 1

Cite

Nicolas Hervé, Daniel Ménard, Olivier Sentieys. Synthèse d'architecture sur FPGA sous contrainte de précision des calculs. MajecSTIC 2005 : Manifestation des Jeunes Chercheurs francophones dans les domaines des STIC, IRISA – IETR – LTSI, Nov 2005, Rennes, France. pp.100-108. ⟨inria-00000853⟩
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