Partitionnement de maillage pour solveurs numériques parallélisés et distribués en tâches - Inria - Institut national de recherche en sciences et technologies du numérique Accéder directement au contenu
Communication Dans Un Congrès Année : 2023

Partitionnement de maillage pour solveurs numériques parallélisés et distribués en tâches

Alice Lasserre
  • Fonction : Auteur
  • PersonId : 1337829

Résumé

Les simulations numériques constituent un moyen précieux pour étudier la mécanique des fluides en modélisant des phénomènes complexes avec une grande précision. Nous nous intéressons aux solveurs explicites « volumes finis » sur des maillages non structurés. Les implémentations parallèles de ces solveurs reposent de plus en plus sur des modèles à base de tâches afin de maximiser l'asynchronisme à l'intérieur des noeuds de calcul et faciliter l'équilibrage de charge. Toutefois, l'exécution parfaitement équilibrée de tels codes reste un défi sur les cas industriels de production. Dans cet article, nous analysons l'origine de périodes d'inactivité observées lors de l'analyse de traces d'exécution et proposons une nouvelle stratégie de partitionnement de maillage dirigée par la classe temporelle des mailles, menant à la génération de graphes de tâches propices à une exécution équilibrée entre les noeuds. Nous validons notre solution dans le contexte d'un code de production développé et utilisé par ArianeGroup et Airbus. Une implémentation au sein d'un émulateur expose une réduction du temps d'exécution allant jusqu'à 50% pour des maillages de production allant de quelques milliers à 12 millions de composantes. Ces résultats sont validés directement au sein de l'application industriel avec un gain final de 20%.
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Origine : Fichiers produits par l'(les) auteur(s)

Dates et versions

hal-04406033 , version 1 (19-01-2024)

Licence

Paternité

Identifiants

  • HAL Id : hal-04406033 , version 1

Citer

Alice Lasserre. Partitionnement de maillage pour solveurs numériques parallélisés et distribués en tâches. COMPAS 2023 - Conférence francophone d'informatique en Parallélisme, Architecture et Système, Jul 2023, Annecy, France. ⟨hal-04406033⟩
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