Un des challenges pour les circuits intégrés en trois dimension (3D ICs) consiste á définir des mécanismes de gestion efficace afin de garantir que toutes les ressources d'exécution soient utilisées du mieux possible. Cet article répond à ce défi et propose un algorithme d'ordonnancement spatio-temporel en mesure de gérer l'instanciation des tâches à la fois sur la couche multiprocesseur et la couche reconfigurable de la plateforme. Le modéle d'architecture propos\' e est basé sur la technologie 3D ICs, et est compos\' e d'une couche MultiProcessor (CMP) homogène au-dessous d'une couche de type reconfigurable (embedded Field-Programmable Gate Array, eFPGA) homogène. Ces deux couches sont suppos\' ees s'interconnecter grâce à des vias verticaux traversant les étages de silicium (TSVs). Notre algorithme, défini par une adaptation de l'algorithme Proportionate-fair (Pfair), calcule l'ordonnancement spatio-temporel des tâches matérielles sur les ressources reconfigurables en minimisant le coût de communication entre les tâches et projette ensuite les tâches logicielles associées, sur la couche multiprocesseurs. Les résultats obtenus montrent que notre proposition apporte des avantages en terme de coût de communication et également en temps d'exécution. Le gain moyen est approximativement égale à 14,5 \% comparativement á des solutions ''équivalentes'' produites par l'algorithme récursif Branch and Bound (BB).